• 기술 세부내용 실시예들은 제1 반도체 소자 및 제2 반도체 소자 각각은, 게이트 전극, 소스 전극 및 드레인 전극, 상기 게이트 전극과 소스 전극, 드레인 전극 사이에 형성된 게이트 절연층, 상기 게이트 절연층 상에 형성된 자기조립단층, 상기 소스 전극 및 드레인 전극에 접촉하도록 형성된 채널층을 포함하고, 상기 채널층은 양극성 채널을 가지는, 제1 반도체 소자, 제2 반도체 소자를 포함한 논리회로 소자 및 상기 논리회로 소자를 위한 반도체 소자를 제조하는 방법에 관련된다.
  • 지재권 구분 특허
  • 전략기술 분류 고집적, 저항기반 메모리

  • 특허 출원번호 10-2022-0085155 KIPRIS
  • IPC 코드
  • 특허 출원일
  • 특허 등록번호

  • TRL 단계
  • 연구실 홈페이지 https://sites.google.com/view/sdclab
  • 기술 담당자 정보